am 29 LV 800d - Este flash. ¿Cómo conectarse a la ayuda de 16 y 8 bits?
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Conectar. Porque el formato de almacenamiento seleccionado por NOR Flash es 512K×16Bit, que es el valor mínimo de NOR Flash.
La unidad de almacenamiento es de 2 bytes y la unidad de direccionamiento mínima de S3C2440 es 1 byte, por lo que es necesario cambiar la línea de dirección.
El segundo bit ADDR1 está conectado a A0 y ADDR0 no está conectado al chip NOR Flash.
(2) Las líneas de datos de 16 bits están conectadas en secuencia. El puerto DQ15/A-1 tiene dos propósitos. Si NOR parpadea
El chip selecciona el modo de almacenamiento de 1024K×8Bit, este puerto se utilizará como la línea de dirección más baja, que se selecciona en este artículo.
Se selecciona el modo de almacenamiento de 512K×16Bit, por lo que este puerto se utiliza como el bit DQ15 más alto de la línea de datos.
(3)CE es la señal de selección de chip Dado que NOR Flash está conectado a BANK0, se requiere BANK0.
Señal de selección de chip nGCS0. La habilitación de lectura OE y la habilitación de escritura WE están conectadas a los pines correspondientes de S3C2440.
(4)RY/BY indica si NOR Flash está listo u ocupado y no se utiliza aquí.
Así que colgué. El reinicio está activo en nivel bajo y está conectado al módulo de reinicio del circuito.
(5)BYTE es la elección del modo de lectura y escritura del chip NOR Flash. El nivel alto corresponde al modo de 16 bits y el nivel bajo corresponde a este.
Este nivel corresponde al modo de 8 bits. Este artículo utiliza el modo de 16 bits y está conectado directamente a VDD.
(6) OM0 y OM1 son las opciones para el modo de inicio del S3C2440. Cuando OM0=1, conjunto de chips OM1=0.
Es de 16 bits y el chip NOR Flash está asignado a la dirección 0x0 de BANK0. S3C2440
Al usar NOR Flash, hay dos modos de arranque: 16 bits y 32 bir, por lo que solo presentamos Am29LV800D
Puede usar el modo de lectura y escritura de 16 bits, pero no puede usar el modo de 8 bits.
NOR Flash se puede leer y escribir de la misma manera que la memoria, y se puede leer y escribir directamente dentro de su rango de direcciones.
Así que copie el programa de inicio a NOR Flash y ejecútelo directamente después de encenderlo. Pero tampoco hay flash
El precio es caro y la capacidad de 1M es insuficiente, por lo que este sistema también agrega un chip NAND Flash.
Como complemento.
2.4.2 Diseño del circuito de memoria flash NAND
En comparación con la memoria flash NOR, la memoria flash NAND es mucho más barata, por lo que es más adecuada para comparar.
Uso de medios de almacenamiento masivo. En 1989, Toshiba lanzó la tecnología NAND Flash (posteriormente la tecnología se transfirió a Samsung de Corea del Sur de forma gratuita). La tecnología NAND Flash hace hincapié en reducir el coste por bit, que es mayor.
Rendimiento y se puede actualizar fácilmente a través de la interfaz como un disco. La estructura de la memoria flash NAND puede proporcionar una densidad de celdas extremadamente alta y puede lograr una densidad de almacenamiento muy alta, y las velocidades de escritura y borrado también son muy rápidas. Su desventaja es que Yu requiere una interfaz de sistema especial y la CPU necesita un controlador para leer datos de NAND Flash.
Según los informes, cuando se utilizan, los datos generalmente se copian de NAND Flash a SDRAM y luego la CPU los secuencia.
Ejecución, motivo por el cual la mayoría de los sistemas integrados no pueden arrancar desde NAND Flash.
S3C2440 no solo admite el arranque desde NOR Flash, sino que también admite el arranque desde NAND Flash. Esta es una tesis de maestría de la Universidad Tecnológica de Wuhan.
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Porque cuando se inicia NAND Flash, el S3C2440 restaurará automáticamente los datos 4k en Flash.
Cree una RAM llamada "Steppingstone" dentro del chip y establezca 0x0 como RAM interna.
y luego la CPU comienza la ejecución desde la ubicación 0x0 de la RAM interna. Este proceso no requiere ningún proceso.
Alteración del orden. Y el programa puede usar este código 4k para copiar más datos de NAND Flash a.
SDRAM para empezar con NAND Flash.
Para elegir si arrancar desde la memoria flash NOR o la memoria flash NAND, se requieren OM0 y OM1.
La configuración del pin es diferente. Si necesita cambiar los modos de inicio con frecuencia, puede conectar estos dos pines a un puente.
En el poste, asegúrelo con clips de puente.
Este artículo utiliza el chip NAND Flash K9F1208U0B producido por Samsung. La capacidad del chip
es de 64M×8bit. Debido a que S3C2440 tiene un controlador NAND Flash incorporado, el diseño del circuito es x.
La división es sencilla y no requiere chip de control adicional. El diagrama del circuito se muestra en la Figura 2-4.
Figura 2-4 Diagrama de circuito de memoria flash NAND
Descripción del diagrama de circuito:
(1) Debido a que los chips de memoria flash NAND se almacenan en bytes, la línea de datos I/O0-7.
Conectado directamente a la línea de datos DATA0-7 de S3C2440, no necesita ser desplazado ni un bit como NOR Flash.
Conexión de línea. I/O0-7 son puertos utilizados para multiplexación de direcciones, comandos y datos.
(2) Se permite el bloqueo de datos ALE, se permite el bloqueo de comando CLE, selección de chip CE, habilitación de escritura WE, RE.
La habilitación de lectura está conectada a los pines ALE, CLE, nFCE, nFWE y NFRE en secuencia.
(3)Protección contra escritura de WP, no utilizada aquí, conectada directamente a un nivel alto para invalidarla. VCC está conectado a la fuente de alimentación y VSS está conectado a tierra. Tesis de maestría de la Universidad Tecnológica de Wuhan
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(4) Cuando OM0 y OM1 están conectados a tierra a 0, S3C2440 arrancará desde NAND Flash.
El "trampolín" de la RAM interna se asignará a la posición 0x0, reemplazando el NOR originalmente en esa posición.
Flash. Los primeros datos 4K en la memoria flash NAND se copiarán automáticamente al "Stepping Stone" al encenderse.
Así que empieza con la memoria flash NAND.
(5)NCON, GPG15 están conectados a tierra; GPG13 y 14 están conectados a la fuente de alimentación. Estos cuatro pines se utilizan para la configuración del flash NAND
. La configuración anterior indica que el Flash utilizado es NAND Flash normal y el tamaño de una página es.
512, se necesitan cuatro semanas para completar la transmisión de la dirección y convertirse en una operación de búsqueda de direcciones (esto se debe a que
el chip K9F1208U0B utiliza el modo de direccionamiento de 26 bits, comenzando desde 0 bits y pasando por I/O0-I/O7 cuatro veces
Transmisión de línea), el ancho de bits de datos es de 8 bits. Diferentes chips tienen diferentes configuraciones. El anterior es K9F1208U0B.
Para el método de configuración, otros chips deben consultar S3C2440 y NAND Flash específico.
Ficha técnica del chip
NAND Flash no se corresponde con ningún banco de memoria, por lo que no se puede utilizar para operaciones de bus.
No se puede acceder directamente a través de direcciones como NOR Flash y SDRAM. Sí, el funcionamiento de los chips de memoria flash NAND debe realizarse a través de los registros especiales del controlador Flash NAND.
Las operaciones de escritura NAND Flash deben realizarse en bloques y las operaciones de lectura se pueden realizar en bytes.
Para K9F1208U0B, la cola de comandos 1 se implementa registrando el registro de comando (para S3C2440, este registro
Para NFCMMD, la dirección asignada en memoria es 0x4e000004).
Generalmente son varios comandos consecutivos o un comando más varios parámetros. Consulte K9F1208U0B para obtener comandos específicos. Ficha técnica de
. El registro de direcciones divide la dirección flash NAND completa en direcciones de columna.
Dirección con dirección de página.
La dirección de columna es la dirección de columna utilizada para especificar lo específico en la página.
Un byte. La dirección de página es la dirección de página utilizada para determinar en qué página de la memoria flash se realizan las operaciones de lectura y escritura.
Línea, debido a que la dirección de la página siempre está alineada con 512 bytes, sus 9 bits inferiores son siempre 0.
A0~A7 en la dirección de 26 bits son sus direcciones de columna y A9~A25 son sus direcciones de página. Al enviar
Después de que finalice el comando (por ejemplo, leer el comando 00h o 01h), la dirección se enviará dentro de cuatro ciclos. El primer ciclo es el cabello.
Dirección de envío. Los siguientes tres ciclos se utilizan para especificar la dirección de la página. Después de enviar la dirección, llega el momento de pasar los datos.
La caja registradora lee y escribe datos en la memoria flash NAND. Lo anterior es solo el control NAND Flash del S3C2440.
Consulte el manual de datos para conocer los procedimientos operativos generales y los métodos operativos específicos del equipo.
2.4.3 Diseño del circuito de memoria SDRAM
La lectura de datos de Flash es relativamente lenta, pero S3C2440 se ejecuta muy rápido.
La velocidad de las instrucciones de línea es mucho mayor que la velocidad de lectura de instrucciones de Flash. Si solo observa los datos basados en Flash, tesis de maestría de la Universidad Tecnológica de Wuhan
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luego diseñe el sistema utilizando el procesamiento del chip, de modo que no importa cuán poderosa sea la potencia informática del chip. es decir, no habrá dedos.
Si se ejecuta, entonces sólo nos queda esperar. Por lo tanto, es necesario agregar SDRAM al sistema.
Sdram (memoria de acceso aleatorio dinámica síncrona) es una memoria de acceso aleatorio dinámica síncrona.
Al acceder a la memoria, la sincronización se refiere a la necesidad de sincronizar el reloj de trabajo, el envío de comandos internos y la transmisión de datos.
En base a esto, dinámico significa que la matriz de almacenamiento debe actualizarse constantemente para garantizar que no se pierdan datos, mientras que aleatorio significa que
los datos no se almacenan en orden lineal, sino leer en direcciones especificadas.
La SDRAM es una memoria dinámica que funciona de forma sincronizada con el reloj del sistema. Tiene las ventajas de un alto rendimiento de datos y alta velocidad.
Rápido, barato, etc. La función principal de la SDRAM en el sistema es la de espacio de ejecución para el código del programa.
Cuando se inicia el sistema, la CPU primero lee el código de inicio de la dirección de reinicio. Después de completar la inicialización del sistema,
el código del programa se transfiere a la SDRAM para su ejecución, mejorando así la velocidad operativa del sistema. Al mismo tiempo, los datos de operación y pila del sistema y del usuario también se almacenan en SDRAM.
Debido a las características estructurales de la SDRAM, es necesario actualizarla periódicamente, lo que requiere circuitos de hardware.
Para la función de actualización programada, el chip S3C2440 integra un circuito de control SDRAM independiente en el chip, que puede
conectarse fácilmente a la SDRAM y garantizar un funcionamiento estable del sistema.
El modelo de chip SDRAM utilizado en este diseño es HY57V561620 y la capacidad de almacenamiento es 4Bank×4M.
×l6bit, cada biblioteca tiene 8M bytes, * * *El tamaño total es 32M. El sistema consta de dos HY57V561620.
Un sistema de almacenamiento SDRAM de 64 MB está diseñado para satisfacer las necesidades de sistemas operativos integrados y algoritmos más complejos.
Requisitos operativos. El diagrama del circuito se muestra en la Figura 2-5.
Figura 2-5 Diagrama de circuito SDRAM
Descripción del diagrama de circuito:
(1) Este sistema utiliza dos chips HY57V561620 para formar SDRAM con una capacidad de 64M. 2
La SDRAM se almacena en unidades de 2 bytes, por lo que la capacidad mínima de almacenamiento a la vez es de 4 bytes. Conecte las líneas de datos DQ0-DQ15 del chip a las líneas de datos DQ0-DQ15 del S3C2440.
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La otra pieza está conectada a los bits altos DATA16-DATA31 de la línea de datos.
(2) Las líneas de dirección de los dos chips SDRAM están en secuencia con las líneas de dirección ADDR2-ADDR14 del S3C2440.
Conéctate. Dentro de la SDRAM hay una matriz de almacenamiento que está llena de datos como una tabla.
Al igual que el principio de recuperación de una tabla, primero especifique una fila, luego especifique una columna y luego
Puede encontrar con precisión la unidad requerida. Este es el principio básico del chip de memoria. direccionamiento. Solo porque, digamos
Aquí, la dirección se transfiere dividiendo la dirección de fila de la celda de memoria y la dirección de fila en filas. Por lo tanto,
HY57V561620 solo requiere 13 líneas de dirección para direccionar un banco de memoria (tamaño de 8 M). No
Entonces, de acuerdo con el espacio de direcciones normal de 8 M y la transmisión de bytes, se necesitan 24 líneas de dirección.
Dado que este sistema consta de dos chips de 16 bits, la unidad mínima de almacenamiento es de 4 bytes cada vez, es decir
El intervalo de direccionamiento debe ser 4(2
2
) bytes. El intervalo de ADDR0 corresponde a 1 byte y ADDR1 es de 2 palabras.
Segmento, ADDR2 es de 4 bytes. Por lo tanto, es necesario conectar HY57V561620 desde ADDR2 para alcanzarlo.
El intervalo hasta una dirección es de 4 bytes.
(3)HY57V561620 consta de cuatro bancos de memoria, cada uno de los cuales tiene un tamaño de 8 M (4 M × 16 bits).
Por lo tanto, también es necesario el direccionamiento entre diferentes bancos de memoria. Porque el tamaño del banco es 8M=2.
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, porque
este par de espacio en el banco de memoria de 8 M requiere el uso de dos líneas de dirección a partir de ADDR24.
Por lo tanto, BA0 y BA1 están conectados a ADDR24 y ADDR25 respectivamente.
(4) LDQM y UDQM son máscaras de entrada y salida de datos, controladas por el controlador SDRAM de S3C2440.
Uso, aquí el chip conectado a la línea de datos inferior está conectado a DQM0, dqm 1 y conectado a los datos de orden superior.
El chip de esta línea está conectado a DQM2 y DQM3. Consulte la hoja de datos del S3C2440 para conocer métodos de conexión específicos.
(5) La señal de selección de chip CS está conectada a la señal de selección de chip nSCS0 de la SDRAM, y los dos chips corresponden al mismo.
Señal de selección de chip. Esto se debe a que los dos chips están conectados en niveles alto y bajo en el mismo lugar.
Espacio de direcciones.
(6) Señal estroboscópica de dirección de fila RAS, señal estroboscópica de dirección de columna CAS, habilitación de escritura WE y
Conecte los pines de control correspondientes nSRAS, nSCAS y nWE de S3C2440. señal de reloj
La señal de habilitación de reloj está conectada a SCKE y SCLK respectivamente.
Antes de utilizar un programa para leer y escribir SDRAM, es necesario inicializar la SDRAM y establecer algunos registros de configuración.
Configuración. Aquí solo se utiliza BANK6, no BANK7.
El código de inicialización es aproximadamente el siguiente:
Configuración de memoria nula (void)
{
rBWSCON = 0x 22111110; Disertación de la Universidad Tecnológica de Wuhan
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rBANKCON0 = 0x700
rbankcon 1 = 0x 700;
rBANKCON2 = 0x700
rBANKCON3 = 0x700
rBANKCON4 = 0x700
rBANKCON5 = 0x700
rbankcon 6 = 0x 18005;
rbankcon 7 = 0x 18005;
rre fresco = 0x8e 07 a 3;
rBANKSIZE = 0xb2
rMRSRB6 = 0x30
rMRSRB7 = 0x30
}
El registro BWSCON se utiliza principalmente aquí para establecer el ancho de bits, donde cada 4 bits describen un banco de memoria.
En este sistema, se utilizan dos SDRAM con una capacidad de 32 m bytes y un ancho de bits de 16 para formar la capacidad.
Es una memoria de 64 MB de bytes con un ancho de bits de 32, por lo que BANK6 debe configurarse en 32 bits. Cuenta bancaria 0-5
Si no se utiliza, utilice el valor predeterminado 0x700. BANKCON6-7 se utiliza para configurar SDRAM. Se establece en
0x18005 para indicar que la SDRAM es externa y el número de dígitos de dirección de columna es 9. El registro de actualización se utiliza para la configuración.
Configure el ciclo de actualización de SDRAM; consulte la hoja de datos HY57V561620 para conocer el valor del ciclo de actualización.
BANKSIZE establece el tamaño de BANK6 y BANK7. Corresponde al espacio de direcciones de BANK6 y BANK7.
Diferente de BANK0~5. El tamaño del espacio de direcciones de BANK0~5 es fijo, 128 M, a partir de BANK7.
La dirección inicial es variable y el sistema solo utiliza el espacio de 64M de BANK6, por lo que se pueden realizar registros
bit[2:0]= 010(128m/128m) o 001(64M/64M), se detectará exceso de espacio.
La memoria que no existe no se utilizará porque tanto el Bootloader como el kernel de Linux realizarán comprobaciones de memoria.
2.4.4 Diseño de circuito de pantalla táctil
Usar un TSP (panel de pantalla táctil) de pantalla táctil para la entrada significa tocar con un dedo u otro objeto.
Toca la pantalla táctil instalada frente al monitor, y controla la posición táctil (en forma de coordenadas) a través de la pantalla táctil.
El dispositivo es detectado y enviado a la CPU a través de la interfaz para determinar la entrada de información correspondiente. La pantalla táctil utiliza un determinado mecanismo físico para permitir a los usuarios controlar directamente la pantalla con la pantalla táctil en lugar de la tradicional.
Ingrese información a la computadora a través del control del mouse y el teclado según [14]
. Tesis de maestría de la Universidad Tecnológica de Wuhan
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Las pantallas táctiles se pueden dividir en sensores de presión vectorial, resistivas, capacitivas e infrarrojas según sus principios técnicos.
Actualmente las pantallas táctiles resistivas son muy utilizadas en sistemas embebidos. Contactos resistivos
La pantalla táctil es una película compuesta multicapa con una capa de vidrio o plexiglás como capa base y un revestimiento transparente en la superficie.
La capa conductora transparente está cubierta con una capa de plástico y su superficie interior también está recubierta con una capa conductora transparente.
Hay muchos pequeños puntos de aislamiento transparentes entre las dos capas conductoras para aislarlas. El ITO se utiliza a menudo en la industria
(óxido de indio y estaño) como capa conductora. La pantalla táctil resistiva se divide en cuatro partes según el número de líneas de señal.
Línea, cinco elementos, seis elementos, etc. Cuantas más líneas de señal, más compleja será la tecnología y más preciso será el posicionamiento de las coordenadas.
Efectivamente. Los principios básicos de todas las pantallas táctiles resistivas son similares. Al tocar la pantalla, los dos suelen quedar aislados.
La capa conductora de esta capa tiene contactos en los puntos de contacto. Después de que el controlador detecta esta conexión, porque
una capa de capa conductora está conectada a un voltaje uniforme de 5 V en la dirección del eje Y, y la otra capa de capa conductora está conectada al control de voltaje de contacto .
El circuito realiza una conversión A/D y, después de obtener el valor del voltaje, lo compara con 5 V para obtener la coordenada del eje Y del punto de contacto.
Obtener las coordenadas del eje X [15]
. Este artículo utiliza una pantalla táctil resistiva de cuatro cables.
El S3C2440 proporciona 8 entradas analógicas A/D, 4 de las cuales están multiplexadas con la pantalla táctil. Si es XP,
Cuando los cuatro pines XM, YP e YM no se utilizan para la entrada de la pantalla táctil, se pueden utilizar como convertidores A/D normales.
Uso. La interfaz de pantalla táctil S3C2440 tiene cuatro modos de trabajo:
(1) Modo de conversión normal: este modo es similar al modo de conversión A/D general. Este modo se puede encontrar en la configuración 1 en ADCCON (registro de control ADC) y realizarse en ADCDAT0 (registro de datos 0).
Lectura y escritura de datos.
(2) Conversión de coordenadas X/Y: el controlador de pantalla táctil admite dos métodos de conversión, las coordenadas X/Y son
conversión de coordenadas X/Y y conversión automática respectivamente. Cada conversión escribe la coordenada X en ADCDAT0 en modo X.
Se genera una interrupción; en modo y, la coordenada y se escribe en ADCDAT1 y luego se genera una interrupción.
(3) Conversión automática de coordenadas X/Y: en este modo, el controlador de pantalla táctil convierte la X del punto táctil en secuencia.
Coordenadas y coordenadas y. Cuando se convierten tanto la coordenada X como la coordenada Y, el controlador de interrupciones generará una interrupción.
(4) Esperando el modo de interrupción: cuando se presiona el lápiz, la pantalla táctil genera una interrupción (INT_TC). Espera
En el modo de interrupción, el registro rADCTSC debe configurarse en 0xd3; después de que el controlador de pantalla táctil genere una interrupción,
este modo debe borrarse.
La pantalla táctil utilizada en este diseño es proporcionada por Guangzhou Friendly Arm Company y se agrega una pantalla LCD.
AA084VC03 proporciona una interfaz externa junto con una pantalla LCD. AA084VC03 es de Mitsubishi de Japón.
El TFT-LCD de 8,4 pulgadas de la compañía tiene una resolución de 640x480 y 262K color. Esta pantalla táctil es una resistencia de cuatro cables.
Pantalla táctil: el uso de la unidad de control de pantalla táctil S3C2440 puede simplificar enormemente el diseño del circuito. Circuito específico
Consulte la Figura 2-6 en la siguiente sección. AM29LV800D
A ver si te resulta útil.