¿Qué es el fenómeno de la competencia y la asunción de riesgos? ¿Cómo juzgar? ¿Cómo eliminar?
El tiempo de configuración (tiempo de configuración) se refiere al tiempo que tardan los datos en estabilizarse antes del flanco ascendente de la señal del reloj del flip-flop. Si el tiempo de configuración no es suficiente, los datos no lo harán. se ingresa en el disparador en el flanco ascendente de la señal del reloj. El tiempo de espera (tiempo de espera) se refiere al tiempo para que los datos se estabilicen después de que llega el flanco ascendente de la señal del reloj del flip-flop. no es suficiente, los datos no se pueden ingresar en el flip-flop.
Cuando las señales pasan a través del cableado y las unidades lógicas dentro del dispositivo FPGA, hay un cierto retraso. El tamaño del retraso está relacionado con la longitud de la conexión y el número de unidades lógicas. También se ve afectado por el proceso de fabricación del dispositivo, el voltaje de funcionamiento, la temperatura y otras condiciones. La conversión de alto y bajo nivel de la señal también requiere un cierto tiempo de transición. Debido a estos dos factores, cuando cambia el valor de nivel de una señal multicanal, en el momento en que cambia la señal, la salida de la lógica combinacional tiene una secuencia y no cambia al mismo tiempo. A menudo aparecen algunas señales de pico incorrectas. Estas señales de pico se llaman "rebabas". Si hay "fallos" en un circuito lógico combinacional, significa que hay un "riesgo" en el circuito. Se puede eliminar con excelentes soluciones de diseño, como flip-flops D, contadores de código Gray y circuitos síncronos.
Simplemente agregue una puerta NOT a la salida del flip-flop D y conéctelo al terminal D.
Conecte varias estructuras de puerta OC en paralelo con la salida de la puerta NOT. Cuando la salida de cada puerta OC es alta, la salida total es alta. Este método de conexión se llama AND cableado.
Solo un reloj global se convierte en la lógica de sincronización en todo el diseño.
La lógica del sistema multireloj está diseñada como lógica asíncrona.
f) Dibuje el dispositivo de entrada típico y el diagrama lógico de la interfaz del microordenador (interfaz de datos, interfaz de control, memoria/búfer) en el circuito de interfaz del microordenador.
TTL, cmos, no se puede conectar directamente
LVDS: LVDS (señal diferencial de bajo voltaje) es una señal diferencial de bajo voltaje. La interfaz LVDS también se denomina interfaz de bus RS644. No se introdujo hasta la década de 1990. Surgió una tecnología de interfaz y transmisión de datos.
ECL: (EmitterCoupled Logic) es una lógica de emisor acoplado, que es un circuito de interfaz de entrada y salida típico con una estructura de salida emisor-seguidor.
CML: el nivel CML es el más común entre todas las interfaces de datos de alta velocidad. El tipo más simple. Su entrada y salida están bien combinadas, lo que reduce los componentes periféricos y es adecuada para el funcionamiento en bandas de frecuencia más altas.