Traducción de Mathcad
En todas las técnicas anteriores, la salida es una señal digital convertida a la velocidad deseada y la fluctuación se puede reducir dividiendo la señal. El tiempo de fluctuación será más corto en función del período de generación de la señal. Por ejemplo, si quieres una señal de 1.536MHz y tienes un reloj de 16.384Mhz, puedes sintetizar una señal de 6.144MHz a cualquier resolución y luego separarla a las cuatro. La señal resultante tendrá un salto del 2,3%. Este es un salto aceptable para cualquier aplicación relacionada con comunicaciones de datos, como una unidad física T1/unidad de mantenimiento de datos para el mantenimiento del cliente de retransmisión. (CSU/DSU) Como se mencionó anteriormente, también se utiliza el período del anillo de bloqueo.
Reducir los saltos innecesarios, en el que se utiliza filtrado en anillo para refinar las bandas laterales innecesarias, que son los factores y fuentes de energía de los saltos. Una de las formas más sencillas de lograr esto es utilizar un oscilador de cristal de voltaje limitado cuya salida esté dedicada a la salida del sintetizador OR.d y cuya entrada sea un RC con la salida XOR filtrada.
Usando FPGA
Incluso los DDFS aparentemente complejos se pueden implementar fácilmente en FPGA, lo cual es mejor que un poco de síntesis, porque la línea DDFS se compone de unidades plegadas, todas ellas Las unidades simplemente están conectadas entre sí. No hace falta buscar explicaciones, también conoces las máquinas de estados y los contadores de módulo. De hecho, DDFS es el más versátil, porque puede ser sustituido por la nueva N en Europa en cualquier momento. Debido a que los programas matemáticos de computadora a menudo no pueden manejar números hexadecimales o binarios, y muestran excesos, calcular n podría resultar un poco más difícil que pasar 32. Lo dividí en dos partes, usando MathSoft, Company y MathCad TM de Split Computing para llegar a una decisión arbitraria.
El costo de implementación es un poco excesivo con los Vipers y los disparadores tipo D fabricados en Europa. Si realizamos una encuesta durante este brote, el costo de los DDFS es más que un simple enfoque más. En FPGA grandes, la filosofía puede ser la mejor decisión. Asimismo, las puertas quedan libres siempre que el diseño coincida con la pieza prevista. En la serie XC4000, se necesitan 26 clb para producir un pequeño DDFS. Incluso para la porción más pequeña, eso es una cuarta parte del CLB total. (XC4003) Para piezas más grandes, como el XC4085XL, solo considere.
Conclusión
Las ventajas de utilizar FPGA para la síntesis de frecuencia son abrumadoras: no depende del voltaje, la temperatura o el envejecimiento y no hay componentes analógicos externos.