La historia del desarrollo de los puentes Norte y Sur
El chip Southbridge es responsable de la comunicación entre el bus PCI, USB, LAN, ATA, SATA, controlador de audio, controlador de teclado, controlador de reloj en tiempo real, administración avanzada de energía y otros buses de E/S. El puente norte es responsable del intercambio de datos entre la CPU, la memoria y la tarjeta gráfica, y el puente sur es responsable del intercambio de datos entre la CPU, el bus PCI y los dispositivos externos. La arquitectura de concentrador acelerado (AHA) de Intel apareció por primera vez en su famoso chipset integrado I 865433. En el chipset i810, Intel cambió la arquitectura clásica de puente norte y sur y adoptó una nueva arquitectura de centro de aceleración. La arquitectura del centro de aceleración consta de GMCH (Centro de control de gráficos y memoria), que es equivalente al ICH (I/O Controller Hub) del chip Southbridge tradicional, y el recién agregado FWH (Firmware Hub, que es equivalente al tradicional Southbridge). ROM BIOS del chip puente).
En esta nueva arquitectura del centro de aceleración, los dos chips no están conectados a través del bus PCI, sino a través de un bus dedicado que puede proporcionar el doble de ancho de banda del bus PCI. De esta manera, todos los dispositivos, incluido el bus PCI, pueden comunicarse directamente con la CPU. El controlador de memoria y el controlador de gráficos en el chipset Intel 810 también pueden utilizar el bus "modo 2" de 8-8 bits y 133 MHz, lo que aumenta los datos. Con un ancho de banda de 266 MB/s, la mayoría de sus conjuntos de chips i8xx posteriores también utilizan esta arquitectura.
Este sistema en realidad no es muy diferente de la arquitectura del puente norte y sur. Separa principalmente la parte de control PCI del norte. Bridge se convierte en GMCH), ICH es responsable de las funciones que anteriormente manejaba Southbridge, como PCI. También utiliza una arquitectura de centro de aceleración para establecer una conexión entre la tarjeta gráfica y la memoria y el controlador AC'97 integrado, el controlador IDE y el USB dual. puertos y tarjetas complementarias PCI Conexión directa Debido a que la arquitectura Intel Core proporciona 266 MB por segundo de ancho de banda PCI, se puede transferir cada vez más información entre el controlador de E/S y el controlador de memoria, y junto con la optimización de las reglas de arbitraje. , el sistema puede ejecutar más subprocesos simultáneamente, logrando así una mejora de rendimiento más obvia. La velocidad de transmisión entre GMCH e ICH alcanza DDR de 8 bits a 133 MHz (equivalente a 266 MHz y 266 MB/s), lo que mejora en gran medida la conexión entre el bus PCI. Bus USB y canal IDE y memoria del sistema.
Por supuesto, dado que solo hay un canal entre los dos concentradores, solo un dispositivo puede transmitir datos a la vez, incluido el dispositivo en el PCI. bus, la velocidad máxima de transferencia de datos del dispositivo en el bus PCI sigue siendo de 133 MB/s/s, por lo que, hasta cierto punto, la solución actual de Intel no es perfecta. Por lo tanto, Intel también está buscando una nueva solución, que es 3G IO. (entrada/salida de tercera generación) 3GIO, también conocida como tecnología Arahahoe y Serial PCI, es una tecnología futura desarrollada por Intel que proporciona un gran ancho de banda y conexiones de alta velocidad entre subsistemas informáticos y periféricos de E/S, y también introduce V-A. Con una eficiencia similar, esta tecnología apareció por primera vez en su chipset DDR a través de Apollo Pro266. Arquitectónicamente, Pro266 todavía sigue la estructura tradicional de puente norte-sur, que consta de un puente norte VT8633 y un puente sur VT8233. utilizado en los puentes norte y sur En términos de comunicación, se abandona el bus PCI tradicional y se utiliza su propia arquitectura de centro de aceleración V-Link. En la arquitectura V-Link, el bus PCI se convierte en el flujo descendente del puente sur. la interfaz con el canal IDE, enlace AC'97, USB, conexión igual de E/S.
El bus V-Link sigue siendo un bus de 32 bits estilo PCI, pero su frecuencia operativa se ha incrementado de 33MHz a 66MHz, por lo que el ancho de banda entre los puentes norte y sur se ha incrementado a 266MHz. En comparación con el ancho de banda de 133 MHz del bus PCI tradicional, se puede decir que se ha duplicado. En el pasado, la mayor parte del ancho de banda del bus PCI estaba ocupado por dispositivos IDE y no se podía garantizar la velocidad de comunicación entre los puentes norte y sur, lo que afectaba en cierta medida el rendimiento del sistema, especialmente cuando la transmisión IDE La tarea era pesada. La tecnología V-Link separa la comunicación entre los puentes norte y sur del ocupado bus PCI, asegurando efectivamente una transferencia de información rápida y completa dentro del chipset y ayudando a mejorar el rendimiento del sistema. En futuros planes de desarrollo, VIA planea aumentar aún más la frecuencia de V-Link a 133MHz, duplicando su ancho de banda a 533MHz.
Además de la tecnología de mejora del ancho de banda mencionada anteriormente, VIA también ha diseñado la última generación de estándares de arquitectura: HDI (tecnología de interconexión diferencial de alto ancho de banda). La estructura HDIT proporciona una plataforma de diseño básico de chip flexible y rentable para la mayoría de los fabricantes OEM de sistemas. En los diseños actuales de PC de escritorio y móviles, HDI permite que algunas especificaciones y estándares técnicos avanzados, como la interfaz de memoria DDR 266, AGP 4×, bus V-Link de 533 MB/s, se combinen con chips HDI Southbridge altamente integrados. En diseños de estaciones de trabajo y servidores que requieren una gran flexibilidad, al configurar el modo de trabajo de HDIT, la interfaz de memoria y la configuración del puerto AGP en el chip HDIT Northbridge pueden lograr resultados óptimos, duplicando o incluso cuadriplicando el ancho de banda de datos de la memoria, con un ancho de banda máximo de hasta a 4,2 GB/s, la arquitectura multiproceso I/O Link (MuTIOL) de Silicon Systems apareció por primera vez en su chipset SiS635. Aunque la serie de silicio lo trata como una estructura de un solo chip, todavía existe una distinción de "norte y sur" dentro del SiS635. En los microcontroladores SiS630 y anteriores, el bus PCI también se utiliza como canal de datos para la conexión norte-sur y, para resolver el problema del ancho de banda, se introduce una arquitectura de enlace de E/S multiproceso en el sistema de silicio. Como puede verse en su diagrama de arquitectura, el enlace de E/S multiproceso es responsable de la transmisión de datos de ocho dispositivos, a saber: bus PCI (todos los dispositivos anteriores son dispositivos del enlace de E/S multiproceso), el primer canal IDE, segundo canal IDE, primer canal USB, segundo canal USB, audio AC'97, módem de software V.90, controlador de acceso a medios (MAC). En términos de diseño específico, el enlace de E/S multiproceso consta en realidad de 8 canales de datos independientes, cada canal funciona a una frecuencia de 33,3 MHz y el ancho de bits de transmisión de datos es de 32 bits. Una canalización de este tipo equivale al ancho de banda de un bus PCI de 32 bits de 133 MB/s. El total de 8 canalizaciones es de 1,2 GB/s, por lo que el ancho de banda puede superar los 65438. En comparación con el canal Link de Intel y VIA, el ancho de banda total ha mejorado significativamente, pero no es tan bueno como los 266 MB/s de cada canal del canal Link, es decir, la velocidad de transmisión máxima de cada dispositivo. Todavía está limitado a 133 MB/s. Otros dispositivos excepto IDE son todos dispositivos de baja velocidad y el ancho de banda exclusivo de 133 MB/s tiene poca importancia para ellos.
Sin embargo, el diseño de canales discretos también tiene sus desventajas. La razón por la que el bus PCI y los carriles Hub Link o V-Link solo permiten que un dispositivo transmita datos a la vez es porque solo hay una línea y la frecuencia utilizada para la transmisión es fija. Este problema se puede resolver muy bien si se utilizan canales separados. Aunque en el lado de la memoria de DMA, solo se puede dar servicio a un dispositivo a la vez, el siguiente dispositivo se puede dar servicio inmediatamente sin esperar a que se borre el bus después de que se complete el servicio y solicitudes de datos de otros dispositivos (uno o más). se puede enviar al final del control de memoria sin interferir con el trabajo del dispositivo actual (creo que estos ocho dispositivos tendrán registros de cola para ordenar tareas), y la siguiente tarea se puede ejecutar inmediatamente después de que se complete la transmisión de datos. Desde esta perspectiva, el diseño de enlaces de E/S multiproceso favorece las operaciones multitarea. En cuanto a cómo conectar los chips del puente norte y sur para utilizar plenamente las funciones de los discos IDE, AMD también ha desarrollado una interfaz de transmisión que se puede aplicar a varios conjuntos de chips de alta velocidad. Se trata de LDT (Lightning Data Transport), que pasó a llamarse HyperTransport en febrero de 2006, 5438+0.
La tecnología HyperTransport fue anunciada por primera vez por AMD en abril de este año y ha recibido el apoyo de muchos fabricantes conocidos, incluidos Nvidia y Alibaba. Esta tecnología tiene como objetivo mejorar la velocidad de transmisión de datos de varios chips IC (incluidas PC, PDA, etc.). En la actualidad, su ancho de banda ha alcanzado los 12,8 GB/s y la velocidad de transmisión es más de 96 veces mayor que la de la tecnología PCI existente.
HyperTransport consta de dos rutas de transmisión de datos unidireccionales punto a punto (una para entrada y otra para salida). El ancho de banda de datos de las dos rutas de transmisión unidireccionales se puede cambiar de manera flexible según el tamaño de los datos, siendo el mínimo de 2 bits y ajustable a 4 bits, 8 bits, 16 bits y 32 bits. HyperTransport funciona a una frecuencia de reloj de 400 MHz, pero utiliza la misma tecnología de activación de frecuencia de reloj dual que DDR, por lo que las velocidades de transferencia de datos pueden alcanzar los 800 MB/s a una frecuencia nominal de 400 MHz. Pero otra característica importante de HyperTransport es que cuando el ancho de los datos no es de 32 bits (4 bytes), también puede lograr el efecto de una transmisión de datos por lotes de 32 bits (4 bytes). Por ejemplo, los datos de 16 bits se transmiten en dos lotes y cuando se utilizan datos de 8 bits, se transmiten en cuatro lotes. Este método de transmisión de datos en paquetes le da a HyperTransport más flexibilidad, con un mínimo de 4 bytes y un máximo de 64 bytes. Mejora enormemente la transmisión rápida de datos y mejora el rendimiento del procesamiento de datos del sistema.
HyperTransport no solo puede transmitir datos a alta velocidad entre chips, sino que también tiene las características de "basado en paquetes", "dos flujos de datos unidireccionales y conexión de datos punto a punto" y "datos elásticos". ancho de banda". El uso del bus HyperTransport puede mejorar el cuello de botella en la transmisión de datos del sistema, proporcionar a los diseñadores de sistemas una base para crear equipos de sistema más eficientes y realmente acelerar la eficiencia operativa de todo el sistema.
La primera aplicación de la tecnología HyperTransport en un chipset apareció en el primer chipset del sistema nForce de NVIDIA. El chipset NForce consta de un procesador de gráficos integrado (IGP) de puente norte y un procesador de comunicaciones y medios (MCP) de puente sur. Para el sistema de chipset nForce de NVIDIA, el bus HyperTransport se utiliza para conectar el MCP, IGP y la CPU. Entre los puentes norte y sur, nForce utiliza un bus de datos síncrono de alta velocidad de 8 bits para obtener un enorme ancho de banda de datos de 800 MB/s entre IGP y MCP sin agregar más pines. Aunque es numéricamente inferior a la arquitectura de enlace de E/S multiproceso de los sistemas de silicio, debido a que HyperTransport tiene las características técnicas de dos flujos de datos unidireccionales, su ganancia de ancho de banda también es bastante significativa. Se cree que puede satisfacer las necesidades de los periféricos. menos dos o tres años.