¿Por qué la declaración siempre@(reloj puesto o reinicio) es ilegal al escribir un programa en Verilog?

Las condiciones de activación de la misma declaración siempre, es decir, el contenido después de @ deben estar unificadas, ya sea activación de flanco o activación de cambio de valor lógico combinacional, esta es una regla. O siempre @ (posedge clk o negedge primero) o siempre @ (*)