¿Qué son EDO y SDRAM?
Memoria EDO EDO es la abreviatura de Extended Data Out (Salida de Datos Extendida) Cancela el intervalo de tiempo entre los dos ciclos de almacenamiento de la placa base y la memoria y transmite datos cada 2 ciclos de pulso de reloj. acorta el tiempo de acceso y aumenta la velocidad de acceso en un 30% a 60ns. La memoria EDO se utiliza principalmente para módulos de memoria SIMM de 72 líneas y tarjetas de visualización PCI que utilizan chips de memoria EDO. Este tipo de memoria es popular en los sistemas informáticos Pentium 486 y anteriores. Tiene 72 líneas y 168 líneas. Utiliza un voltaje de funcionamiento de 5 V y un ancho de banda de 32 bits. Se puede utilizar en pares. para el chipset Intel 430FX/430VX o incluso 430TX en la placa base. También se ha eliminado progresivamente y sólo se puede ver en algunas máquinas clásicas. SDRAM SDRAM: Memoria de acceso aleatorio dinámica síncrona, memoria de acceso aleatorio dinámica síncrona La sincronización significa que la memoria necesita sincronizar el reloj, y el envío de comandos internos y la transmisión de datos se basan en ella, lo que significa que la matriz de almacenamiento debe actualizarse constantemente. Asegúrese de que los datos no se pierdan; aleatorio significa que los datos no se almacenan linealmente en secuencia, sino que se pueden especificar libremente en las direcciones para la lectura y escritura de datos.
La SDRAM ha pasado por cuatro generaciones desde su desarrollo, a saber: la SDRAM SDR de primera generación, la SDRAM DDR de segunda generación, la SDRAM DDR2 de tercera generación y la SDRAM DDR3 de cuarta generación (DDR en la tarjeta gráfica. Ha desarrollado para DDR5)
La primera y segunda generación de SDRAM usan señales de reloj de un solo extremo (Single-Ended). La tercera y cuarta generación usan frecuencias de operación más rápidas, por lo que pueden reducir la interferencia. La señal del reloj sirve como reloj de sincronización.
La frecuencia de reloj de SDR SDRAM es la frecuencia de almacenamiento de datos. La memoria de primera generación lleva el nombre de la frecuencia del reloj, como pc100 y pc133, lo que indica que la señal del reloj es 100 o 133 MHz. La velocidad de lectura y escritura de datos también es de 100 o 133MHz.
La segunda, tercera y cuarta generación de memoria DDR (Double Data Rate) utilizan la velocidad de lectura y escritura de datos como estándar de nomenclatura y agregan un símbolo que indica su álgebra DDR al frente, PC, es decir , DDR, PC2=DDR2, PC3=DDR3. Por ejemplo, PC2700 es DDR333, su frecuencia operativa es 333/2=166MHz y 2700 significa que el ancho de banda es 2,7G.
Las frecuencias de lectura y escritura de DDR van desde DDR200 a DDR400, DDR2 de DDR2-400 a DDR2-800 y DDR3 de DDR3-800 a DDR3-1600.
Mucha gente entiende erróneamente que SDRAM es la primera generación, que es SDR SDRAM, y la explicación del término es engañosa.
SDR no es igual a SDRAM.
Pin: El pin metálico utilizado para conectar el módulo o chip al circuito externo. El pin del módulo a menudo se denomina "dedo dorado".
SIMM: Single In-line Memory Module, módulo de memoria de una sola línea. Los módulos de memoria son lo que a menudo llamamos tarjetas de memoria. La llamada fila única significa que la interfaz entre la placa de circuito del módulo y la ranura de la placa base tiene solo una fila de pines (aunque hay dedos dorados en ambos lados).
DIMM: Módulo de Memoria Doble en Línea, módulo de memoria de doble línea. Es nuestro tipo de módulo común. La llamada doble fila significa que la interfaz entre la placa de circuito del módulo y la ranura de la placa base tiene dos filas de pines. Los dedos dorados en ambos lados de la placa de circuito del módulo corresponden a una fila de pines.
RIMM: DIMM registrado, un módulo de memoria de doble cable con registro. Esta ranura de memoria sólo se puede insertar en memoria DDR o Rambus.
SO-DIMM: Módulo de memoria comúnmente utilizado en portátiles.
Tensión de funcionamiento:
SDR: 3,3 V
DDR: 2,5 V
DDR2: 1,8 V
DDR3: 1,5 V
El dedo dorado del módulo de memoria SDRAM suele tener 168 líneas, mientras que el dedo dorado del módulo de memoria DDR SDRAM suele ser de 184 líneas.
El número y la ubicación de las muescas en los dedos dorados de varias generaciones de productos también son diferentes, lo que previene eficazmente la inserción inversa y la inserción errónea. La SDRAM tiene dos muescas, mientras que la DDR tiene solo una muesca.
La relación entre la estructura, el tiempo y el rendimiento de SDRAM
1 Los principales parámetros de tiempo que afectan el rendimiento
El llamado impacto en el rendimiento no lo hace. consulte el ancho de banda de SDRAM. Una vez fijados la frecuencia y el ancho de bits, el ancho de banda no se puede cambiar. Pero esta es una situación ideal durante el ciclo de trabajo de la memoria, es imposible estar siempre en un estado de transmisión de datos, porque existen procesos necesarios como comandos y direccionamiento. Pero cuanto menos tarden estas operaciones, más eficientemente funcionará la memoria y mejor será el rendimiento.
Los principales componentes del tiempo de transmisión sin datos son varios retrasos y latencia. A partir de la descripción anterior, debería resultar obvio para todos que existen tres parámetros que son cruciales para el rendimiento de la memoria: tRCD, CL y tRP. Cada módulo de memoria normal tendrá estos tres valores de parámetros marcados en el logotipo, lo que muestra su sensibilidad al rendimiento.
Tomemos como ejemplo la operación más importante de la lectura de memoria. tRCD determina el intervalo entre el direccionamiento de filas (efectivo) y el direccionamiento de columnas (comando de lectura/escritura), CL determina el tiempo que lleva desde el direccionamiento de columnas hasta que los datos se leen realmente y tRP determina la misma velocidad de cambio entre diferentes bancos L. líneas de trabajo. Ahora puede imaginar varias situaciones que se pueden encontrar al leer (no es necesario considerar CL al analizar las operaciones de escritura):
1. La fila a abordar y el L-Bank están libres. Es decir, todas las filas del L-Bank están cerradas. En este momento, el comando válido de fila se puede enviar directamente. El tiempo total antes de la lectura de datos es tRCD+CL. Golpear ).
2. La fila a direccionar resulta ser la fila de trabajo de la operación anterior, lo que significa que la fila a direccionar ya está en el estado estroboscópico válido. En este momento, el comando de direccionamiento de columna puede. se envía directamente y los datos se leen. El tiempo total necesario antes de recuperarlos es solo CL. Este es el llamado direccionamiento espalda con espalda, que llamamos Page Fast Hit (PFH) o Page Direct Hit (PDH).
3. Ya existe una fila en el L-Bank donde la fila a direccionar está activa (no cerrada). Este fenómeno se denomina conflicto de direccionamiento. En este momento, es necesario un procesamiento anticipado. para cerrar la fila de trabajo y luego enviar un comando válido de fila a la nueva fila. Como resultado, el consumo de tiempo total es tRP+tRCD+CL. Esta situación se denomina pérdida de página (PM, pérdida de página).
Obviamente, PFH es la mejor situación para abordar y PM es la peor situación para abordar. Las probabilidades de que ocurran las tres situaciones anteriores se abrevian como PHR—Tasa PH, PFDR—Tasa PFH y PMR—Tasa PM. Por lo tanto, los diseñadores de sistemas (incluida la memoria y los chips Northbridge) están haciendo todo lo posible para mejorar PHR y PFHR, mientras reducen PMR, para mejorar la eficiencia de la memoria.
2. Métodos para aumentar el PHR
Obviamente, esto está directamente relacionado con la estrategia de gestión de la precarga. Actualmente existen dos métodos para maximizar el PHR. La tecnología de precarga automática es una de ellas. Precarga automáticamente después de cada operación de fila, reduciendo así la posibilidad de conflictos al abordar diferentes filas del mismo L-Bank en el futuro. Sin embargo, si desea abrir otra fila de trabajo en el mismo L-Bank inmediatamente después de que se complete la fila de trabajo actual, todavía habrá un retraso de tRP. ¿Qué hacer? En este momento, se requiere precarga escalonada de L-Bank.
El control de memoria entrelazada de 4 vías de VIA sirve para precargar el siguiente L-Bank que se va a trabajar cuando un L-Bank está funcionando. De esta manera, la precarga y la transmisión de datos se entrelazan. Cuando se accede al siguiente banco L, el tRP ha pasado y se puede ingresar directamente al estado válido de la fila. Actualmente, VIA afirma poder intercalar 16 canales de memoria entre P-Banks y utilizar el algoritmo LRU para la gestión de precarga.
La implementación específica de la precarga entrelazada (acceso) de L-Bank se presentó en detalle en el segundo número de esta revista en 2001 y no se repetirá aquí.
Diagrama de tiempo de precarga/lectura automática intercalada de L-Bank (haga clic para ampliar): L-Bank 0 y L-Bank 3 implementan lectura intercalada sin espacios, evitando el impacto de tRP en el rendimiento 3, métodos para aumentar PFHR
Ni la precarga automática ni los métodos de trabajo escalonados pueden eliminar el retraso causado por el tRCD. Para resolver este problema, intente que una fila de trabajo reciba tantos comandos de trabajo como sea posible antes de la precarga para lograr un efecto consecutivo. En este momento, solo se aplica el retraso de lectura causado por CL (sin retraso de escritura).
¿Cómo hacer esto? Esto es responsabilidad del chip Northbridge. En el diagrama de tiempos anterior, hay un parámetro tRAS (activo para el comando de precarga, activo para el período de intervalo del comando de precarga). Tiene un rango para el estándar PC133, generalmente el comando de precarga debe emitirse al menos 5 ciclos de reloj después del comando válido de la línea. El intervalo más largo depende del chip (básicamente alrededor de 120000 ns), de lo contrario los datos de la línea de trabajo serán. Peligro. Entonces, esto también significa que una fila de trabajo puede tener un tiempo de trabajo continuo de 120000 ns para ser válida (estroboscópica) sin precarga. Obviamente, mientras el chip Northbridge no emita un comando de precarga (incluido permitir la precarga automática), el estado de fila abierta permanecerá. Cualquier operación de lectura o escritura en la fila durante este período no tendrá un retraso de tRCD. Se puede ver que si el chip Northbridge puede abrir más filas (páginas) al mismo tiempo, el PFHR será mayor. Se debe enfatizar que abrir al mismo tiempo aquí no significa abordar varias filas al mismo tiempo (eso es imposible), sino que se refiere a que varias filas están en estado estroboscópico al mismo tiempo. Podemos ver que parte de la información del chipset SDRAM indicará cuántas páginas se pueden abrir al mismo tiempo, lo que se puede decir que es un factor importante para determinar el rendimiento de la memoria.
Información MCH del chipset Intel 845: muestra que puede admitir la apertura de 24 páginas al mismo tiempo
Sin embargo, el número de páginas que se pueden abrir al mismo tiempo también es limitado. Según el principio de direccionamiento de SDRAM, es imposible tener dos filas abiertas en el mismo L-Bank (S-AMP solo puede atender una fila), lo que limita el número total de páginas que se pueden abrir al mismo tiempo. Por ejemplo, SDRAM tiene 4 bancos L y Northbridge admite hasta 8 bancos P. En teoría, solo se pueden abrir 32 páginas al mismo tiempo. Y si solo hay un banco P, entonces solo quedan 4 páginas, porque solo varios bancos L pueden abrir varias filas al mismo tiempo sin interferir entre sí. Aunque el MHC de Intel 845 puede admitir 24 páginas abiertas, también se refiere al caso de 6 P-Banks (845MCH solo admite 6 P-Banks). Se puede ver que 845 ha maximizado el número de páginas abiertas al mismo tiempo.
Sin embargo, el número de páginas abiertas al mismo tiempo también impone ciertas exigencias a la estrategia de acceso. En teoría, debe intentar utilizar tantas páginas abiertas como sea posible para garantizar el período de demora más corto. Solo cuando los datos no existan (al leer) o la página esté llena (al escribir) considerará abrir una nueva página designada. es lectura/escritura secuencial redirigida. Al abrir una página nueva, debe cerrar una página abierta. Si la página abierta en este momento ha alcanzado el máximo admitido por Northbridge pero aún no es el límite teórico, se necesita una estrategia de reemplazo, que generalmente se realiza utilizando el algoritmo LRU. , que es similar al control de entrelazado de VIA.