controlador y controlador de bus CAN
El controlador de bus CAN garantiza principalmente la calidad de la comunicación de la capa de enlace de datos y la capa física. SJA1000 es un controlador de bus CAN independiente. La estructura interna del SJA1000 se muestra en la Figura 2.
La lógica de gestión de interfaz (IML) es responsable de interpretar los comandos de la CPU, controlar el direccionamiento del registro CAN y proporcionar información de interrupción e información de estado al controlador principal (CPU).
El buffer de transmisión (TXB) es la interfaz entre la CPU y el procesador de flujo de bits (BSP) y es responsable de almacenar un mensaje completo enviado al bus CAN. La longitud del búfer de envío es de 13 bytes, que la CPU escribe y lee el procesador de flujo de bits.
El búfer de recepción (RXB, longitud 13 bytes) es la interfaz entre el filtro de aceptación y la CPU y se utiliza para almacenar información recibida y confirmada desde el bus CAN. La CPU puede acceder al búfer de recepción como una ventana al FIFO de recepción (RXFIFO, 64 bytes de longitud). Con el soporte de recepción FIFO, la CPU puede recibir otros mensajes mientras procesa un mensaje.
El filtro de aceptación (ACF) compara el código de identificación de un mensaje recibido con el valor preestablecido en el filtro de aceptación para decidir si se acepta el mensaje. En una prueba de recepción pura, todos los mensajes se almacenan en el FIFO de recepción, pero solo los mensajes que pasan el filtro de aceptación y están libres de errores pueden almacenarse en el búfer de recepción.
El procesador de flujo de bits (BSP) es un dispositivo de programa que controla el flujo de datos entre el buffer de transmisión, el FIFO de recepción y el bus CAN. También realiza detección de errores, almacenamiento en búfer, llenado del bus y manejo de errores en el bus. Bit Timing Logic (BTL) monitorea el bus CAN serie y la sincronización de bits. Sincroniza el flujo de bits del bus CAN (sincronización dura) cuando el bus se transmite en el bus "débilmente dominado" al comienzo del mensaje, y sincroniza nuevamente la siguiente transmisión (sincronización suave) cuando recibe el mensaje.
La Lógica de Gestión de Errores (EML) es responsable de limitar los errores en el módulo de la capa de transporte. Recibe informes de errores del procesador de flujo de bits y luego informa al procesador de flujo de bits y a la lógica de gestión de interfaz (IML) sobre las estadísticas de errores. El PCA82C250 es la interfaz entre el controlador CAN y el bus físico. Este dispositivo proporciona capacidades de envío diferencial al bus y capacidades de recepción diferencial al controlador CAN. Puede transmitir datos en dos buses con voltajes diferenciales a una velocidad de bits de hasta 1 Mbps y el bus puede conectar 110 nodos. Los parámetros funcionales del controlador de autobús PCA82C250 se muestran en la Figura 3.