¿Cuál es la idea de diseño de escribir un selector de datos y un verificador de paridad de 32 a 1 en Verilog en el diseño del curso EDA? La dificultad está ahí. . ¿Cómo solucionarlo?
módulo mux32_to_1(out,i0,i1,i2,....i31,s3,s2,s1,s0);
salida de salida;
entrada i0,i1,i2,....i31;
entrada s3,s2,s1,s0;
reg out;
siempre@(* )
comenzar
caso({s3,s2,s1,s0})
4'b0000:out=i0;
4'b0001:out=i1;
.
.
4'b1111:out=i31;
default:out=1'bx;
fin de caso
end
endmodule