Cómo utilizar XNET en cadencia
Conceptos de Xnet y configuraciones de longitud igual de Xnet en las reglas de cableado de SDRAM de allegro. El sistema integrado utiliza 64 MB de SDRAM para expandir el área de almacenamiento de datos y consta de dos piezas K4S561632 que funcionan en modo de 32 bits. La frecuencia máxima puede alcanzar más de 100 M. Las líneas de datos, líneas de reloj, selección de chip y otras señales de control de SDRAM deben coincidir en longitud de línea. Por lo tanto, se proponen los siguientes requisitos de cableado: 1. SDRAM
Señal de reloj: la frecuencia de la señal de reloj es relativamente alta para evitar el efecto de la línea de transmisión, la longitud del cableado debe estar dentro de los 1000 mil cuando la frecuencia de funcionamiento alcanza o supera los 75 MHz y para evitar interferencias. señales adyacentes. La longitud de la traza no supera los 1000 mil, el ancho de la línea es de 10 mil, el espaciado interno es de 5 mil y el espaciado externo es de 30 mil. Se requiere cableado diferencial y el cableado del par diferencial coincide con precisión. El error se permite dentro de 20 mil.
2. Dirección, selección de chip y otras señales de control: ancho de línea 5 mil, espaciado externo 12 mil, espaciado interno 10 mil. Intente crear una cadena de extensiones. Puede controlar eficazmente la interferencia armónica de alto orden y puede ser más larga que la línea del reloj, pero no más corta. 3. Líneas de datos SDRAM: ancho de línea 5 mil, espaciado interno 5 mil, espaciado externo 8 mil, intente conectar en la misma capa, la diferencia de longitud entre la línea de datos y la línea de reloj se controla dentro de 50 mil. De acuerdo con los requisitos de cableado, establezca diferentes restricciones en Allegro: establezca 3 restricciones SDRAM_CLK, SDRAM_ADDDR, SDRAM_DATA para el ancho de línea. Después de configurar las restricciones, agregue las restricciones a la red correspondiente
. Cada red tiene atributos de restricción de ancho de línea y espacio entre líneas. Finalmente, simplemente seleccione las restricciones apropiadas para diferentes grupos de señales. Pero las restricciones establecidas no se pueden alcanzar dentro de la CPU del sistema. Porque EP9315 es un paquete BGA. El espacio entre pines es de 1,27 mm. Obviamente, dentro de la CPU, el ancho y el espacio entre líneas no pueden cumplir con los requisitos anteriores. Utilice Allegro para configurar el área de enrutamiento especial de la CPU cpu_area. Y agregue el atributo de área y establezca restricciones adecuadas para el cableado interno del BGA en esta área. Diseño de interfaz IDE de Xnet EP9315 en el bus IDE y otros sistemas de cableado largo
La potente capacidad de interfaz periférica puede controlar directamente
IDE
disco duro, al realizar el cableado, debe prestar atención a la configuración de longitud igual del
IDE
autobús, pero las líneas de alta velocidad como
IDE
El bus necesita coincidencia de terminación.
Puede evitar el reflejo de la señal y el reflujo.
Como se muestra en la Figura
2
la función de exclusión desempeña el papel de coincidencia de terminaciones,
pero hace que todo el cableado esté dividido en varias
NET
y
Allegro
configuraciones de longitud de seguimiento de uso común
propagation_delay
y
relative_p
ropagation_delay
solo pueden apuntar a la misma configuración
NET
.IDE
La señal del bus se despliega mediante
EP9315
, lo que requiere
EP9315
p>
A
IDE
Enrutamiento de interfaz
DD*
+UBDD*(
Como se muestra en la figura
2
NET)
son de igual longitud, el error es
+/ -20mil
, la forma más sencilla es establecer
DD*
longitud igual y
UBDD*
< respectivamente p>Longitud igual, tolerancia para todos+/-10mil
, puede cumplir con los requisitos, pero aumenta la dificultad del cableado, especialmente cuando
DD*
p>Hay un gran espacio para enrollar.
Y
UBDD*
no tiene suficiente espacio para enrollar
. No es factible establecer longitudes iguales de esta manera.
Allegro
proporciona un método para combinar
DD*
y
UBDD*
Agregue las trazas y compárelas con longitudes iguales. Esto requiere
el uso de
Xnet
.