Problema de Verilog: escriba una señal de prueba (archivo .vt) con el siguiente código para simulación de modelismo (uso urgente).

módulo shift_tb

reloj de registro;

reg din

cable dout

Parámetro Periodo = 10;

shift u1(

. Reloj (clk),

. din (Norma industrial alemana),

. dut(dut)

);

Inicial

inicio

clk = 0

din = 1; ' B0; //Entrada de inicialización din

rst = 0; //Reinicio de nivel bajo

#100

rst = 1; p>

Fin

siempre #(period/2)clk lt; = ~ clk// clk es 10ns.

Siempre @(posedgeclock)

Inicio

din lt= {$random} 2; // Genera números aleatorios 0 y 1 como valores de entrada aleatorios.

Fin

Fin del módulo

Cree un archivo .v llamado shift_tb.v que es un archivo de simulación.