Código de programa completo del reloj digital VHDL (requiere creación de instancias de componentes y eliminación de rebotes de claves), gracias la la la la
Figura 11
El programa es el siguiente:
biblioteca IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
la entidad xuan21 es
puerto (alarma,a,b: en std_logic;
y:out std_logic);
end xuan21 ;
la arquitectura uno de xuan21 es
begin
proceso (alarma,a,b)
comenzar
si alarma='0' entonces y<=a;si no y<=b
end if;
finalizar proceso;
end one;
La forma de onda de simulación se muestra en la Figura 12:
Figura 12
( 2) Elija una de las tres opciones:
El diagrama del módulo se muestra en la Figura 13. Se utiliza para seleccionar la hora de sincronización normal y la visualización de la hora de la alarma, la entrada de alarma es un botón. Cuando no se presiona el botón de alarma, el selector de dos opciones seleccionará la salida para mostrar el resultado de sincronización normal; de lo contrario, cuando se presione el botón de alarma, el selector seleccionará la salida para mostrar la hora de la alarma.
Figura 13
El programa es el siguiente:
biblioteca IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
la entidad x213 es
puerto (alarma: en std_logic;
y:out std_logic_vector(3 hasta 0);
a,b: in std_logic_vector(3 hasta 0));
end x213;
la arquitectura uno de x213 es
comenzar
proceso(alarma,a,b)
comenzar
si alarma='0 ' entonces y <=a;else y<=b;
finalizar si;
finalizar proceso
finalizar uno;
Los resultados de la simulación son los siguientes: Figura 14:
Figura 14
8. Timbre y alarma horaria:
El diagrama del módulo se muestra en la Figura 15. Dale al altavoz una señal de graves de 512 Hz a los 59 minutos y 51 segundos, 53 segundos, 55 segundos y 57 segundos, y dale al altavoz una señal de agudos de 1024 Hz a los 59 minutos y 59 segundos. El sonido dura 1 segundo y la hora de finalización. del sonido de 1024Hz es la hora. Cuando la hora del sistema es la misma que la hora de la alarma, se envía al altavoz una señal aguda de 1024 Hz. El tiempo de alarma es de un minuto.
Figura 15
El programa es el siguiente:
biblioteca IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
la voz de la entidad es
Puerto ( hou1,huo0,min1,min0 ,sec1, sec0,hh,hl,mh,ml: std_logic_vector(3 abajo a 0);
in_1000,in_500:in std_logic;
q: out std_logic
finalizar voz;
la arquitectura uno de la voz es
comenzar
proceso(min1,min0,sec1,sec0)
comenzar
si min1="0101" y min0="1001" y sec1="0101" entonces
si sec0="0001" o sec0="0011" o sec0= "0101" o sec0="0111"
luego q<=in_500
elsif sec1="0101" y sec0="1001" luego q<=in_1000
else q<='0';
finaliza si
else q<='0'; >
si min1=mh y min0=ml y hou1=hh y huo0=hl entonces
q<=in_1000
finaliza
; finalizar el proceso;
finalizar uno;
La forma de onda de simulación se muestra en la Figura 16
Figura 16
9. diagrama esquemático:
3. Pensamientos
A través de este diseño, no solo revisé el conocimiento que aprendí antes, sino que también profundicé aún más mi comprensión de EDA, lo que hizo que me interesara más en él. . Especialmente cuando cada submódulo se escribe y depura con éxito, me siento muy feliz. Sin embargo, al dibujar el diagrama esquemático de nivel superior, encontré muchos problemas. El mayor problema es que los archivos VHD de cada módulo y los dispositivos generados no se colocan en la carpeta del archivo de nivel superior. El diseño del programa no es lo suficientemente completo y el programa no está escrito junto con cada modo y la placa experimental, por lo que se pierde mucho tiempo pensando demasiado en escribir el circuito de decodificación. Durante la simulación de la forma de onda, también encontré algunas dificultades. El resultado deseado no se pudo mostrar correctamente en la forma de onda
: en el módulo de división de frecuencia, después de configurar la señal del reloj de entrada, solo dividió la frecuencia por dos. Como resultado, los otros tres divisores de frecuencia nunca respondieron. Más tarde, después de decenas de depuraciones, se descubrió que no se podía obtener el resultado deseado porque el rango del semáforo especificado era demasiado grande y el valor inicial de la señal era aleatorio. Algunos diagramas de simulación no produjeron ninguna forma de onda y, por mucho ajuste que se hiciera, no funcionó. Más tarde descubrí que la ruta era incorrecta y no podía haber caracteres chinos en la ruta.
¡Los detalles realmente determinan el éxito o el fracaso! En general, el reloj digital diseñado esta vez es bastante exitoso. Tengo una pequeña sensación de logro. Finalmente siento que el conocimiento que he aprendido tiene valor práctico y ha logrado el propósito de combinar la teoría con la práctica. Tengo menos conocimientos y he ejercitado mis habilidades para tener una comprensión más clara del camino futuro y, al mismo tiempo, tener más confianza en el futuro.
IV.
Materiales de referencia:
1. Pan Song, Wang Guodong, Tutorial práctico de VHDL [M] Chengdu: Universidad de Ciencia y Tecnología Electrónica de. China Press, 2000. (1)
2. Cui Jianming, editor en jefe, Tecnología de simulación EDA eléctrica y electrónica Beijing: Higher Education Press, 2004
3. , editor, Introducción y mejora de la tecnología EDA, Wang Xing Xi'an: Prensa de la Universidad de Ciencia y Tecnología Electrónica de Xi'an, 2005
4 Editado por Hou Jihong y Li Xiangdong, Tutorial de tecnología práctica de EDA Beijing. : China Electric Power Press, 2004
5. Editado por Shen Mingshan, EDA Technology and programmable devices application Training Beijing: Science Press, 2004
6. Lenguaje de descripción de hardware y diseño de circuitos lógicos digitales Xi'an: Prensa de la Universidad de Ciencia y Tecnología Electrónica de Xi'an, 1997
7 Compilado por Xin Chunyan, Lenguaje de descripción de hardware VHDL Beijing: Prensa de la industria de defensa nacional, 2002. Eso es todo