¿Qué puntos de conocimiento necesita saber sobre el protocolo de bus SPI?
Se utiliza para la comunicación serie síncrona y full-duplex entre la CPU y varios periféricos. SPI puede enviar y recibir datos en serie simultáneamente. Solo se requieren cuatro líneas para completar la comunicación entre el microcontrolador y varios dispositivos periféricos. Estas cuatro líneas son: línea de reloj serie (CSK), línea de datos de entrada maestra/salida esclava (MISO), línea de datos de salida maestra/entrada esclava (MOSI) y línea de selección de esclavo baja activa CS. Estos periféricos pueden ser simples registros de desplazamiento TTL, controladores de pantalla LCD complejos, subsistemas de conversión A/D, D/A u otras MCU.
Cuando SPI está funcionando, los datos en el registro de desplazamiento se emiten bit a bit desde el pin de salida (MOSI) (primero el extremo superior), mientras que los datos recibidos desde el pin de entrada (MISO) se desplazan a el registro de desplazamiento bit a bit (big endian). Después de enviar un byte, los datos del byte recibidos de otro periférico pasan al registro de desplazamiento. La señal de reloj (SCK) del SPI principal se transmite de forma síncrona. A continuación se muestra un diagrama de bloques típico del sistema.
Las características principales de SPI son:
Puede enviar y recibir datos en serie al mismo tiempo;
Puede ser maestro o esclavo;
Proporciona reloj programable de frecuencia;
Envía indicador de interrupción final;
Protección contra conflictos de escritura;
Protección de competencia de bus, etc.
La Figura 2 muestra los cuatro modos de funcionamiento del bus SPI, de los cuales los modos más utilizados son SPI0 y SPI3 (indicados por líneas continuas):
Energía
Para intercambiar datos con periféricos, la polaridad y la fase de su reloj síncrono en serie de salida se pueden configurar de acuerdo con los requisitos de funcionamiento de los periféricos. La polaridad del reloj (CPOL) no tiene un impacto significativo en el protocolo de transmisión. Si
CPOL=0, el estado inactivo del reloj de sincronización en serie es bajo; si CPOL=1, el estado inactivo del reloj de sincronización en serie es alto. La fase de reloj (CPHA) se puede configurar para seleccionar uno de dos protocolos de transmisión diferentes para la transmisión de datos. Si CPHA=0, los datos se muestrean en el primer flanco de transición (ascendente o descendente) del reloj de sincronización en serie; si CPHA=1, los datos se muestrean en el segundo flanco de transición (ascendente o descendente) del reloj de sincronización en serie. La fase y polaridad del reloj de sonido del módulo maestro SPI y los periféricos que se comunican con él deben ser consistentes. La sincronización de la interfaz del bus SPI se muestra en la figura.
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