Traducción de Weaverdus
Combinado con sistemas de procesamiento de imágenes DSP de alta velocidad, analice la integridad de la señal en circuitos digitales de alta velocidad y analice la reflexión de la señal, la diafonía, el rebote del suelo y otros fenómenos en el sistema que destruye la integridad de la señal y, a través de un diseño avanzado asistido por herramientas, descubra métodos específicos para garantizar la integridad de la señal del sistema.
Palabras clave: diseño de circuitos de alta velocidad, integridad de la señal, sistema DSP
La aplicación de tecnología submicrónica profunda en el diseño de circuitos integrados hace que la escala de integración de los chips sea cada vez mayor, y la el volumen se vuelve cada vez más pequeño, cada vez más pines debido al desarrollo de la tecnología de circuitos integrados en los últimos años, su velocidad es cada vez mayor. Por lo tanto, los problemas de integridad de la señal han atraído una amplia atención por parte de los diseñadores electrónicos.
En los sistemas de procesamiento de vídeo, la frecuencia de las señales de entrada y salida paralelas multidimensionales es generalmente superior a 100 MHz y los requisitos de sincronización también son muy estrictos. Basado en el sistema de procesamiento de imágenes DSP, este artículo realiza un análisis teórico preciso de la integridad de la señal y lleva a cabo una investigación en profundidad sobre problemas típicos involucrados en la integridad de la señal [1]: estados inciertos, efectos de la línea de transmisión, reflexiones, diafonía, elasticidad del suelo, etc. . A partir del sistema real, se utiliza el software de simulación IS para encontrar métodos eficaces para resolver el problema de integridad de la señal del sistema.
1 Introducción al sistema
Para mejorar la eficiencia del algoritmo y procesar la información de la imagen en tiempo real, se diseña un sistema de procesamiento de imágenes basado en la estructura DSP FPGA. El sistema consta de un decodificador de video SAA7111A, un DSP TMS320C6701 de TI, un FPGA EPlK50QC208 de Altera, un controlador de interfaz PCI de PCI9054, SBRAM, SDRAM, FIFO y FLASH. FPGA es el centro de control de tiempo y el puente de intercambio de datos de todo el sistema, que puede realizar un procesamiento rápido de bajo nivel de datos de imágenes. DSP es el dispositivo central para el procesamiento en tiempo real de algoritmos avanzados en todo el sistema. El diagrama de bloques de la estructura del sistema se muestra en la Figura 1.
En todo el sistema, el área de la PCB es de solo 15 cm × 15 cm, la frecuencia del reloj del sistema es de hasta 167 MHz y el tiempo de borde del reloj es de 0,6 ns. Dado que el sistema tiene transitorios de rampa rápidos, es extremadamente alto. La frecuencia de funcionamiento y la alta densidad del circuito y la forma de manejar señales de alta velocidad se han convertido en factores clave que restringen el éxito del diseño.
Problemas y soluciones de integridad de la señal en el sistema 2
2.1 Mecanismo del problema de integridad de la señal
La integridad de la señal se refiere a la integridad de la señal después de que la señal se transmite a través del circuito físico. La forma de onda vista por el receptor de señal es consistente con la forma de onda enviada por el emisor de señal dentro del rango de error permitido, y la influencia mutua entre señales de transmisión espacialmente adyacentes también está dentro del rango permitido. Por lo tanto, el objetivo principal del análisis de la integridad de la señal es garantizar una transmisión confiable de señales digitales de alta velocidad. Las señales reales siempre tienen fluctuaciones de voltaje, como se muestra en la Figura 2. En los puntos A y B, debido al sobreimpulso y al timbre [2], la amplitud de la señal cae en el área incierta del área sombreada, lo que puede provocar la aparición de niveles lógicos erróneos. La situación de la transmisión de señales del bus es más complicada. Cualquier señal con un adelanto o retraso de fase puede causar errores de datos en el bus, como se muestra en la Figura 3. En la figura, CLK es la señal del reloj, D0, D1, D2 y D3 son las señales en el bus de datos. El tiempo máximo de establecimiento de la señal permitida del sistema [1] es △ T. En circunstancias normales, D0, D1, Señales D2 y D3 El tiempo de establecimiento es △t 1; △t, el sistema obtendrá información de datos errónea del bus en el momento △t, generará señales de control erróneas, interferirá con el trabajo normal y complicará el problema de integridad de la señal, ya que como se muestra en la Figura 3(b) Mostrar.
2.2 Reflexión de la señal
La reflexión de la señal significa que hay un eco al final de la línea de transmisión. Cuando la impedancia en una línea de transmisión es discontinua, provoca reflejos de la señal. Aquí, el modelo de línea de transmisión ideal que se muestra en la Figura 4 se utiliza para analizar parámetros importantes relacionados con la reflexión de la señal. En la figura, la línea de transmisión ideal L es impulsada por una fuente de señal digital Vs con una resistencia interna Ro, la impedancia característica de la línea de transmisión es Zo y la impedancia de carga es RL. En el caso de impedancia crítica, RO = ZO = RL, la impedancia de la línea de transmisión es continua sin reflejos.
En sistemas reales, es difícil satisfacer condiciones críticas de amortiguación, por lo que el modo de aplicación más confiable es una ligera sobreamortiguación, ya que no se refleja energía hacia la fuente.
Si la impedancia del extremo de carga no coincide con la impedancia de la línea de transmisión, parte de la señal se reflejará de regreso al extremo de fuente (punto A) en el extremo de carga (punto B). La amplitud de la señal de voltaje reflejada está determinada por el coeficiente de reflexión de la carga, que se puede obtener mediante la siguiente fórmula:
PL=(RL-Z0)/(RL Z0) (1)
donde se llama PL El coeficiente de reflexión del voltaje de carga es en realidad la relación entre el voltaje reflejado y el voltaje incidente. Se puede ver en la fórmula (1) que -1 ≤ PL ≤ 1. Cuando RL=Zo, PL=0, no se produce ninguna reflexión. Se puede ver que la reflexión se puede eliminar siempre que los terminales coincidan según la impedancia característica de la línea de transmisión. En principio, la amplitud de la onda reflejada puede ser tan grande como la amplitud del voltaje incidente y la polaridad puede ser positiva o negativa. Cuando rl
Ps=(R0-Zo)/(R0 Z0) (2)
En sistemas digitales de alta velocidad, cuando la longitud de la línea de transmisión satisface la siguiente fórmula, se debe utilizar terminación Tecnología:
L gttr/(2tpdl) (3)
Donde l es la longitud de la línea de transmisión, tr es el tiempo de subida de la señal fuente, tpdL es la unidad de longitud del retardo de transmisión de la línea de transmisión. Es decir, cuando tr es menor que 2TD (TD es el retraso de transmisión), antes de que la onda reflejada reflejada en el extremo receptor de la línea de transmisión llegue al extremo de la fuente, se producirá un cambio de nivel completo en el extremo de la fuente. de tecnología de coincidencia de terminación; de lo contrario, la línea de transmisión será Ring.
Al diseñar este sistema junto con la Figura 1, se utilizó la herramienta de análisis de integridad de señal InterconnectSynthesis (IS) de Mentor Graphics. El controlador y receptor de señal utilizaron el modelo IBIS del dispositivo de procesamiento TTL_S para la simulación de circuitos. las estrategias de cableado y métodos de terminación correctos. El reloj de la interfaz DSP y SBSRAM llega a 167 MHz, y la transmisión y el retraso del reloj son muy pequeños, lo que se refleja fácilmente en la línea de señal. Según la fórmula (2), se debe realizar la adaptación de impedancia en la fuente para eliminar la onda reflejada en la fuente de modo que el coeficiente de reflexión PS sea 0. La impedancia de transmisión de esta línea de reloj Zo = 47Ω se puede obtener mediante la prueba de simulación de síntesis de interconexión. Por lo tanto, se debe utilizar el método de coincidencia en serie [1][3] en la salida de reloj SDCLK del DSP, y se debe conectar una resistencia de 47ω en serie para la coincidencia de fuentes para eliminar la reflexión de la señal en la fuente. Para la reflexión en el extremo de la carga, según la fórmula (1), para que PL = 0, se debe garantizar la impedancia de carga RL = ZO. Por lo tanto, en el puerto de entrada de reloj de SBSRAM, se debe utilizar el método de coincidencia de extremos de Thevenin [1][3], dos resistencias R1 y R2 están conectadas en paralelo, r 1 = R2 = 94ω (r 1//R2 = ZO) , para lograr la coincidencia final. Las formas de onda de simulación de InterconnectSynthesis antes y después de la terminación se muestran en la Figura 5. Después de la terminación, el ruido reflejado de la línea de señal se reduce significativamente, cumpliendo con los requisitos del sistema para la integridad de la señal del reloj.
2.3 Diafonía de señal
La diafonía se refiere a la interferencia no deseada de voltaje o ruido de corriente en líneas de transmisión adyacentes debido al acoplamiento electromagnético cuando las señales se propagan en líneas de transmisión. Con la miniaturización de los productos electrónicos, el espacio entre líneas entre las placas PCB se reduce y el problema de la diafonía se vuelve más grave.
Para circuitos de alta velocidad, generalmente se utiliza una tierra de potencia plana, y la diafonía entre dos conductores depende de su inductancia de acoplamiento y capacitancia de acoplamiento [3]. En el diseño de circuitos digitales, la diafonía inductiva suele ser mayor que la diafonía capacitiva, por lo que es importante considerar la inductancia mutua entre los cables. El cálculo del coeficiente de diafonía inductiva entre dos conductores se puede obtener mediante la siguiente fórmula:
donde la constante k depende del tiempo de establecimiento de la señal y la longitud de interferencia (longitud paralela) de la línea de señal es h; la línea de señal a la capa de tierra plana La distancia d es la distancia entre los centros de las dos líneas de interferencia. Según la ecuación (4), la diafonía es inversamente proporcional al espaciado entre líneas (d), directamente proporcional a la longitud paralela de la línea (k) y directamente proporcional a la distancia entre la línea de señal y la capa de tierra (h).
De acuerdo con las características de estas diafonías, al diseñar este sistema junto con la Figura 1, los siguientes métodos se utilizan principalmente para reducir la diafonía: (1) Aumentar el espacio entre líneas y minimizar la longitud paralela de las líneas de señal de alta velocidad entre DSP y SBSRAM , SDRAM y FPGA utilice cableado en modo jog cuando sea necesario; (2) cuando se cumplan las condiciones, las líneas de señal de alta velocidad aumentan la coincidencia de terminaciones para reducir o eliminar los reflejos, reduciendo así la diafonía (3) limitando la altura del rastro de la señal. la capa debe ser más alta que el suelo La altura del plano es de aproximadamente 10 mil, lo que puede reducir significativamente la diafonía (4) Al simular con InterconnectSynthsis, insertar un cable de tierra entre dos cables con diafonía grave puede desempeñar un papel de aislamiento, reduciendo así la diafonía.
2.4 Ruido elástico del suelo
A medida que los dispositivos digitales se vuelven más rápidos, su tiempo de conmutación de salida es cada vez menor. Cuando una gran cantidad de circuitos de conmutación cambian de lógica alta a lógica baja al mismo tiempo, el aumento de corriente provocará fluctuaciones en el voltaje de referencia de tierra, lo que se denomina rebote de tierra.
Al analizar el fenómeno elástico del suelo, el dispositivo externo se considera la carga capacitiva (Cl ~ CN) del dispositivo impulsor. La cantidad de carga q almacenada por estas cargas capacitivas se puede determinar mediante la siguiente fórmula:
Q=V×C
En la fórmula anterior, V es el voltaje a través del capacitor y C es la carga capacitiva de capacitancia.
El dispositivo tiene una inductancia inherente L[2] tanto externamente como en el camino de tierra. Cuando una gran cantidad de salidas lógicas digitales cambian de alto voltaje a bajo voltaje, la carga almacenada en el capacitor de carga se precipitará a la tierra del dispositivo. Este aumento de corriente generará un voltaje V GND a través del inductor L, y se puede obtener su magnitud. mediante la siguiente fórmula:
VGND=L×(di/dt)
Dado que hay un voltaje VGND entre la tierra del sistema y la tierra del dispositivo, el valor de voltaje de entrada efectivo de cada uno El dispositivo lógico es: VACTIVE=VIN—VGND -VGND. Si el valor de voltaje VGND generado por el rebote de tierra es demasiado grande, se producirá un error de cálculo del voltaje de entrada de cada dispositivo e interferirá con el funcionamiento normal de todo el sistema.
Al diseñar este sistema junto con la Figura 1, dado que la parte lógica de control de la FPGA tiene una gran cantidad de circuitos de salida de conmutación rápida, cuando estos circuitos de conmutación cambian la lógica al mismo tiempo, la conmutación generada La corriente fluirá hacia el bucle del plano de tierra y destruirá el El voltaje de referencia del plano de tierra introduce ruido elástico de tierra. Con respecto a la interferencia del ruido de rebote de tierra, el impacto del rebote de tierra en el circuito se puede reducir mediante los siguientes métodos: (1) Aumente el número de condensadores de desacoplamiento entre VCC/GND para que sea lo más igual posible al logaritmo de VCC/ GND (2) Reduzca la carga capacitiva de salida del dispositivo y reduzca la cantidad de dispositivos cargados; use el controlador SN74LVTH62245 para aislar el pin de salida síncrono de la FPGA y la línea de datos DSP; use SN74LBI6244 para formar un aislamiento de dirección para reducir la interferencia; del ruido de sincronización en el circuito de alta velocidad DSP (3) Conecte un condensador electrolítico de 10 ~ 100 μf en el extremo de entrada de la fuente de alimentación y coloque un condensador de chip cerámico de 0,1 μf en cada chip del circuito integrado para filtrar el señales de ruido de la fuente de alimentación y tierra; (4) Para dispositivos de memoria SBSRAM y SDRAM con inmunidad al ruido débil y grandes cambios en la fuente de alimentación cuando están apagados, conecte un condensador de desacoplamiento de 0,1 μf entre la línea de alimentación del chip y la línea de tierra; Utilice un analizador de espectro para medir el espectro de interferencia del sistema después del tratamiento del ruido de rebote del suelo. Se puede encontrar que el espectro se vuelve muy plano y el nivel de interferencia ha caído dentro del rango permitido del sistema, cumpliendo con los requisitos del sistema para la referencia terrestre. Voltaje.
En el diseño de circuitos de alta velocidad, la integridad de la señal es un tema complejo y, a menudo, existen muchos factores impredecibles que afectan el rendimiento de todo el sistema. Por lo tanto, el análisis de la integridad de la señal juega un papel importante en el diseño de circuitos de alta velocidad. Sólo resolviendo el problema de integridad de la señal en el diseño de alta velocidad el sistema de alta velocidad podrá funcionar de manera precisa y estable.
Sistema de procesamiento de video de alta velocidad para análisis de integridad de señal
Resumen: Combinado con el sistema de procesamiento de imágenes DSP de alta velocidad, se discuten los problemas de integridad de la señal en circuitos digitales de alta velocidad. y se analiza el reflejo de la señal en el sistema, puesta a tierra y otros fenómenos que dañan la integridad de la señal, mediante el diseño de herramientas auxiliares avanzadas se han encontrado métodos específicos para asegurar la integridad del sistema de señal.
Anuncio comercial
El último chip TL082CDT: AT45DB041 a la venta MC 74 HC 04 ad sii 141 BCT 80 HD 6417707 RF 60 RC-ad 9280 ars cxa 1081M cxa 1635m pi5c 16861A stlc 544
Palabras clave: Sistema DSP de integridad de señal de diseño de circuito de alta velocidad
El uso de tecnología submicrónica profunda en el diseño de circuitos integrados hace que los chips sean cada vez más integrados y de menor tamaño. Los pines están aumentando y, debido a los recientes desarrollos en la tecnología IC, la velocidad es cada vez mayor. Como resultado, los problemas de integridad de la señal han atraído una amplia atención por parte de los diseñadores electrónicos.
En los sistemas de procesamiento de vídeo, las señales de entrada y salida paralelas multidimensionales generalmente tienen requisitos de temporización cuando la frecuencia supera los 65.438.000 MHZ, pero también son muy estrictos. Este artículo toma como base la integridad de la señal en el sistema de procesamiento de imágenes DSP, realiza análisis teóricos, resuelve con precisión los problemas típicos involucrados en la integridad de la señal [1], incertidumbre, transmisión y reflexión, efectos de conexión a tierra, etc., y utiliza software de simulación para aprender de situaciones reales Realizar investigaciones en profundidad sobre el sistema para encontrar formas efectivas de resolver los problemas de integridad de la señal del sistema.
1 Sistema
Con el fin de mejorar la eficiencia del algoritmo y obtener información de la imagen en tiempo real, el sistema de procesamiento de imágenes está diseñado basado en DSP FPGA. Códec de vídeo, sistema SAA7111A consta de DSP TMS320C6701 de TI, FPGA EPlK50QC208 de Altera, controlador de interfaz PCI PCI9054, SBRAM, SDRAM, FIFO, FLASH, etc. Todo el sistema utiliza FPGA como centro de control de temporización y centro de intercambio de datos, que puede unir rápidamente datos de imágenes. DSP es el algoritmo avanzado central en tiempo real del sistema. El diagrama de estructura del sistema se muestra en la Figura 1.
En el sistema, la PCB mide solo 15 cm x 5 cm x y la frecuencia del reloj del sistema es de 167 MHz con un borde de 0,6 ns. Dado que los sistemas tienen transitorios rápidos de alta pendiente y frecuencias operativas, así como circuitos grandes, cómo abordar los problemas de diseño restringidos por la alta densidad se convierte en un factor crítico para el éxito de la señal.
2 Problemas y soluciones de integridad de la señal del sistema
2.1 Mecanismo de generación de problemas de integridad de la señal
La integridad de la señal se refiere a la transmisión de la señal a través de circuitos físicos, formas de onda de la señal La forma de onda de la señal enviada por el emisor visto por el receptor está dentro del rango de error, y la interacción de señales espacialmente adyacentes está dentro del rango permitido. Por lo tanto, el objetivo principal del análisis de integridad de la señal es garantizar confiablemente la transmisión de señales digitales de alta velocidad. El voltaje de la señal real siempre fluctúa, como se muestra en la Figura 2. En ambos casos A y B, pueden ocurrir errores de nivel lógico debido a sobreimpulsos y timbres [2] que hacen que la amplitud de la señal se convierta en un área sombreada de incertidumbre. La situación de la transmisión de señales del bus es relativamente compleja. El desfase de cualquier señal puede avanzar o los datos en el bus pueden ser incorrectos, como se muestra en la Figura 3 a continuación. En la figura, como señal de reloj, D0 CLK, d 1 D2, D3 son las señales del bus de datos, y el sistema permite el tiempo máximo de establecimiento de señal del tren [1]. En circunstancias normales, D0, D1, D2, establecen la señal horaria D3 t 1 lt, y los datos del tren después de la hora t del tren son estables en el bus de datos, y el sistema puede muestrear los datos correctos del bus; , como se muestra en la Figura 3 (a) Mostrar. Por el contrario, cuando las señales D1, D2, son educadas y suenan la integridad de la señal D3, el problema de interferencia de la señal del bus ocurre cambio de fase y distorsión, de modo que D0, D1, D2, establecen el tiempo del tren t2 del sistema de señal D3 en el tren gtt t. tren de Se obtienen datos y señales de control incorrectos en el autobús, lo que interrumpe el funcionamiento normal y complica el problema de integridad de la señal, como se muestra en la Figura 3 (b).
Señal de reflexión 2.2
La señal de reflexión es consistente con el punto final del eco. Cuando la impedancia de la línea de transmisión es discontinua, se producirá una reflexión de la señal. Aquí, se analizan parámetros importantes relacionados con la señal reflejada en un modelo ideal de 4 transmisiones.
En la figura, la resistencia de transmisión ideal es Ro, L es el controlador de la fuente de señal digital, la impedancia de transmisión es la impedancia característica z0 y la impedancia de carga es RL. En el caso de impedancia crítica Zo, Ro = = RL, la impedancia de transmisión es continua y no se producirá ninguna reflexión. En los sistemas reales, dado que la amortiguación crítica no puede cumplir las condiciones, la forma más fiable de aplicarla es sobreamortiguar ligeramente, porque ésta no es la fuente de la energía reflejada.
Cuando la impedancia de la carga no coincide con la impedancia de transmisión, la señal de la fuente en la carga (B) se refleja (minutos). La amplitud de la señal de voltaje reflejada es el coeficiente de reflexión de la carga, que. está determinado por la siguiente fórmula:
PL = (RL - Z0) / (RL Z0) (1)
En la fórmula, PL se denomina coeficiente de reflexión de la tensión de carga, que es en realidad la suma del voltaje reflejado y el voltaje incidente. De la fórmula (1) podemos ver que - 1 1, relación PL ≤ RL = Zo, cuando PL = 0, no sucederá. Se puede observar que según las características de adaptación del terminal de impedancia de transmisión, podemos eliminar los reflejos. Teóricamente hablando, a partir de la amplitud de la onda reflejada, el voltaje incidente puede ser, es decir, de polaridad negativa. Cuando RL lt lt0 Zo, PL, en el estado de amortiguación, la polaridad de la onda reflejada es negativa; cuando RL gt gt0 Zo, PL, en el estado de amortiguación de la onda reflejada, es polar. Cuando la carga refleja el voltaje de la fuente del cliente y se refleja nuevamente en la carga, se forma una onda reflejada secundaria. La amplitud del voltaje reflejado está determinada por el siguiente coeficiente de reflexión de la fuente, PS, que es el siguiente. >
Ps = (R0 - Zo) / (R0 Z0) (2)
En sistemas digitales de alta velocidad, se debe utilizar la longitud de la línea de transmisión cuando se utiliza el siguiente tipo de tecnología:
L gttr / (2tpdl ) (3)
En la fórmula, L es la longitud de transmisión/tr es la fuente, el tiempo de subida de la línea de transmisión de señal, tpdL es el retardo de transmisión de la cinta portadora de longitud unitaria. Cuando 2TD lttr (TD es retraso de transmisión), la transmisión multinivel completa del extremo de la fuente se producirá durante la transmisión y se reflejará desde el receptor del extremo de la fuente a la fuente de onda reflejada. Es necesario utilizar la tecnología de coincidencia antes de la terminación; causar zumbidos en la línea de transmisión.
Basado en el diseño del sistema en la Figura 1, la herramienta de análisis de integridad de la señal InterconnectSynthesis (IS) de Mentor Graphics se utiliza para simular el receptor de señal usando el controlador y el modelo IBIS del dispositivo artesanal TTL_S para seleccionar la estrategia de cableado correcta y terminación. La interfaz entre DSP y SBSRAM tiene un reloj de 167MHz. El reloj y el retardo son extremadamente pequeños y la señal se refleja fácilmente. Según la fórmula (2), para eliminar la fuente de onda reflejada, se debe realizar una adaptación de impedancia en el extremo de la fuente para que el coeficiente de reflexión sea 0. PD. Utilice interconnectSynthsis para simular la impedancia de transmisión de la línea del reloj de prueba Zo = 47. Por lo tanto, se debe utilizar el método de coincidencia en serie [1], [3] en la salida del reloj SDCLK DSP y se debe conectar una resistencia ω47 en serie a la fuente de señal para eliminar los reflejos. Según la fórmula de reflexión y carga (1), para que PL = 0, se debe garantizar la impedancia de carga Zo RL =. Por lo tanto, la entrada de reloj en SBSRAM debe usar el método de coincidencia de terminaciones [1], [3], dos resistencias R1 y R2 están conectadas en paralelo, r 1 = R2 = 94ω (r 1//R2 = Zo), antes de la coincidencia de terminaciones. La forma de onda de simulación sintética de la terminación del medidor se muestra en la Figura 5. Después de terminar el ruido de la señal reflejada, se cumple la integridad de la señal del reloj del sistema.
Señal de 2.3
Difonía significa que cuando las señales se propagan en líneas a través del acoplamiento electromagnético, las líneas de transmisión adyacentes producirán interferencias inesperadas de voltaje o ruido de corriente. Con la miniaturización de los productos electrónicos, los problemas de diafonía y espaciado de líneas de PCB se han vuelto más graves.
Para circuitos de alta velocidad, la fuente de alimentación suele formarse entre dos conductores, dependiendo de su acoplamiento cruzado capacitivo e inductivo [3]. En el diseño de circuitos digitales, el enlace inductivo suele estar relacionado con el hematocrito, por lo que se debe considerar la inductancia mutua entre los cables.
Calcule el coeficiente de sensibilidad del siguiente tipo que se puede pasar entre dos conductores:
Donde, la constante k depende de la longitud del establecimiento de la señal y de las señales de interferencia (longitud paralela), H es la distancia desde el señal a; formación plana, D es la distancia central de las dos líneas de interferencia. Se puede ver en la ecuación (4) que el tamaño es inversamente proporcional al espaciado de las líneas transversales (D), proporcional a la longitud de las líneas paralelas (K) y proporcional a la distancia desde la señal de formación (H). Con base en estas características, combinadas con el diseño del sistema en la Figura 1, los siguientes métodos se utilizan principalmente para reducir (1) aumentar el espacio entre líneas, minimizar la señal entre DSP y SBSRAM, SDRAM y la longitud paralela de alta velocidad entre FPGA, a través de puntos Realice el cableado necesario de manera dinámica (2) Cuando la señal sea alta, agregue una conexión de terminales para reducir o eliminar la reflexión, reduciendo así la diafonía (3) Controle la altura de la capa de la línea de señal sobre el suelo a aproximadamente 10 mil. , que puede Para reducir significativamente la diafonía, (4) la interconexión de líneas sintéticas utiliza simulación, en casos severos
2.4 Ruido de tierra
A medida que los dispositivos digitales se vuelven cada vez más rápidos, su tiempo de conmutación de salida es menor y menos. Cuando un circuito de interruptor cambia de lógica alta a lógica baja, debido a la gran capacidad de corriente que pasa a través del suelo, el aumento de corriente no causará una fluctuación en un voltaje de referencia, lo que se denomina aumento repentino.
En el análisis, para el fenómeno elástico del equipo impulsor, el equipo externo se considera una carga capacitiva (Cl ~ Cn). Una carga capacitiva puede almacenar una cantidad de carga Q: Q = V x C
Donde, V es el voltaje del capacitor y C es la capacitancia de la carga capacitiva.
Un dispositivo tiene una inductancia inherente L [2] tanto en su ruta externa como en la de tierra. En el proceso de convertir una gran cantidad de lógica de salida de alto voltaje a bajo voltaje, la carga almacenada en el capacitor de carga se precipitará hacia el equipo eléctrico. La inductancia parásita L es generada por la sobretensión GND V, y su tamaño y tipo. dependen de la aplicación.
VGND = L x (di/dt)
Dado que el voltaje entre el sistema y el dispositivo es VGND, para cada dispositivo lógico, el valor de voltaje de entrada efectivo es VACTIVO = VIN - VGND:. Si el voltaje generado VGND es demasiado grande, varios componentes juzgarán mal el voltaje de entrada e interrumpirán el funcionamiento normal de todo el sistema.
Combinado con el diseño del sistema en la Figura 1, dado que la parte lógica de control FPGA tiene un circuito de salida de conmutación rápida, cuando el circuito lógico de conmutación ocurre al mismo tiempo, la corriente de conmutación generada ingresa al bucle de la capa de tierra. lo que destruirá la capa de tierra e introducirá un ruido de voltaje de referencia. Para el ruido de reproducción, el impacto del circuito en la reproducción se puede reducir mediante los siguientes métodos: (1) aumentar los condensadores de desacoplamiento VCC/GND y hacer que su número sea igual al logaritmo de VCC/GND tanto como sea posible, (2) reducir dispositivos de salida y reducir la capacitancia La cantidad de dispositivos de carga, SN74LVTH62245 impulsa la FPGA para lograr una salida síncrona, los datos del pin están aislados del DSP y forma una dirección con el SN74LBI6244 para reducir la interferencia de ruido en el circuito síncrono de alta velocidad del DSP (3) Conecte un condensador electrolítico de 10 ~ 100 μF en el extremo de entrada de energía. Se coloca un condensador cerámico de 0,1 μF en cada chip de circuito integrado para filtrar las señales de ruido y la proximidad de la fuente de alimentación. que tienen capacidades anti-ruido débiles y apagan la alimentación cuando hay grandes cambios, SBSRAM Conecte un condensador de desacoplamiento de 0,1 μF entre la fuente de alimentación del chip y tierra. Después de procesar el sistema de medición de ruido a través de un analizador de espectro, se puede encontrar que el espectro de la perturbación se ha vuelto muy suave y el nivel de perturbación ha disminuido para el sistema dentro del rango del sistema de referencia de voltaje.
En el diseño de circuitos de alta velocidad, la integridad de la señal es un tema complejo y, a menudo, existen muchos factores inciertos que afectan el rendimiento del sistema. Por lo tanto, el análisis de la integridad de la señal se utiliza en el diseño de circuitos de alta velocidad. Sólo resolviendo problemas importantes en el diseño de integridad de la señal de alta velocidad los sistemas de alta velocidad pueden funcionar de manera precisa y estable.