¿Qué modelos de chips CPLD (no FPGA) de altera existen?
Serie Stratix modelo EPXS...
Serie MAX modelo EPMX...(X) indica la generación del producto.
La serie MAX7000 se utiliza principalmente ahora. Por ejemplo, MAX7000E y 7000S tienen dos entradas GCLK y puede ingresar desde cualquiera de ellas.
La entrada de reloj de CPLD debe utilizar un pin de reloj dedicado. A través de este pin, la señal de entrada del reloj se puede conectar a la red de reloj global, de modo que la señal del reloj pueda controlar los terminales de entrada del reloj de todos los módulos. chanclas. Sin embargo, esto no es absolutamente necesario. En teoría, cualquier E/S de usuario puede ingresar un reloj, pero esto generará un retraso adicional, reducirá el límite superior de la frecuencia de entrada y consumirá más recursos de síntesis lógica.